ECO小错

问题：

在定义wire的时候，信号名中带"\"，如wire  \CNT[0] ;

不知道是公司的Naming Rule规定的还是Verilog语法规定，在此类信号名的前后必须有一个空格。

但我通过手工输入Command的方式产生的Netlist是不符合这规定的，因此很可能是公司Naming Rule定的。

结论：

在做ECO时手动修改的那部分Netlist一定得符合设计的Naming Rule，此类检查可以通过Debussy的语法检查发现。